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Postdocs

PsD-DRT-16-0045

Publié le 7 décembre 2023
PsD-DRT-16-0045
Domaine de rechercheInformatique et logiciels

Domaine-SInformatique et logiciels

ThèmeSciences pour l’ingénieur

Theme-SSciences pour l’ingénieur

Domaine
Informatique et logiciels Sciences pour l’ingénieur Informatique et logiciels Sciences pour l’ingénieur DRT DACLE SCSN LCE Saclay
Intitulé de la proposition
Solution d’accélération combinée logicielle et matérielle pour les algorithmes de recherche opérationnelle
Resumé
Le but de ce post-doctorat est de préparer la prochaine génération de solveurs RO. Nous proposons donc d’étudier la possibilité de l’accélération matérielle à base de FPGA pour exécuter certains blocs ou la totalité des algorithmes de RO [4,5]. Les blocs pour lesquelles une telle solution n’est pas efficace peuvent être parallélisés et exécutés sur une plate-forme de calcul standard. L’environnement d’exécution proposé correspondra donc à une plateforme de calcul qui intégrera des FPGA. L’accès à cette plateforme nécessitera un ensemble d’outils. Ces outils doivent offrir des fonctionnalités telles que (a) l’analyse et la pré-compilation d’une entrée ou d’un problème ou sous-problème de RO par exemple, (b) le partitionnement HW / SW et l’optimisation de logique dédiée et enfin (c) la génération d’un exécutable logiciel et un bitstream. La première étape sera donc de trouver les algorithmes de RO qui peuvent se prêtent bien à l’accélération matérielle. Une analyse et une classification des différents algorithmes de RO sont ainsi nécessaires. Nous proposerons ensuite, des méthodologies de partitionnement HW / SW pour les différentes classes d’algorithmes. Les résultats obtenus seront implémentés pour donner lieu à un prototype de compilation qui à partir d’une instance RO va générer un exécutable logiciel et un bitstream. Ces derniers seront implémentés et exécutés sur une plateforme de calcul munie de FPGA afin d’évaluer le gain en performance et l’impacte sur la consommation énergétique de la solution que nous proposons.
Informations pratiques
Département Architectures Conception et Logiciels Embarqués (LIST-LETI) Service Calcul et Systèmes Numériques Laboratoire Calcul Embarqué
Date début de la proposition01/01/2016
email personne à contacterkods.trabelsi@cea.fr
Personne à contacter
TRABELSI Kods CEA DRT/DSCIN/LECA Institut Carnot CEA LIST Architecture & IC Design, Embedded Software Department Embedded Real Time System foundations Laboratory CEA Saclay- Nano-INNOV Bât 862 - PC 172 F91191 GIF-SUR-YVETTE CEDEX 0169080006

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