Afin de répondre aux préoccupations environnementales dans l’industrie de la micro-électronique, le CEA-LETI s’engage dans une démarche d’éco-innovation [1]. Dans ce sens, le développement de procédés éco-responsables permettant de réduire les émissions en PerFluoro-Carbone (PFC) est crucial [2]. Les procédés de gravure plasma constituent un émetteur majoritaire de PFC car ils utilisent traditionnellement des gaz à fort GWP. L’objectif de cette thèse portera sur le développement de procédés de gravure plasma sur des substrats 300mm en remplaçant les gaz fluorés tels que le NF3, le SF6 et le CF4 à fort GWP par le F2 (GWP ~0). Ces travaux passeront par la compréhension des modifications induites sur les procédés de gravure de dispositifs avancés. Le double enjeu est de réduire l’impact environnemental tout en garantissant les hautes performances de ces dispositifs. Pour atteindre cet objectif, vous mettrez en œuvre de nouveaux mélanges à base de F2 sur des applications ciblées de gravure de matériaux et nettoyage de réacteur. Vous apporterez des éléments comparatifs des performances de ces nouveaux procédés à ceux de référence en terme de résultats de gravure et du niveau d’abattement des sous-produits de réaction. Vous serez basé au Laboratoire de Gravure du CEA-LETI. Le travail, à dominante expérimental sur la plateforme 300mm du CEA-Leti (aperçu ici : https://www.youtube.com/watch?v=on1NH08AZfE), bénéficiera des équipements de procédés à l’état de l’art ainsi que des moyens de caractérisation de la plateforme de Nanotechnologies. L’intérêt scientifique et industriel du sujet vous garantit une valorisation de vos travaux lors de communications internationales. Vous souhaitez que vos recherches aient un impact sur la société, postulez dès maintenant ! * (Global Warning Potential – kg-CO2 équivalent) [1] DAUVE Sébastien, DI CIOCCIO Léa, « Comment réduire l’impact environnemental de la microélectronique dans un domaine du semi-conducteur en pleine évolution ? », Annales des Mines - Responsabilité et environnement, 2023/2 (N° 110), p. 95-101. [2] M. Renaud et.al., « Life Cycle Assessment of etching processes for FDSOI transistors technologies”, submitted to SPIE Adv. Litho. 2024