L’évaluation des résistances et capacités parasites d’un circuit est une étape essentielle pour observer l’impact de l’implémentation physique et du routage des composants (layout) à travers la simulation. A ce jour, nous développons cette étape d’extraction parasitique (PEX) uniquement pour les technologies CMOS avancées et notamment la 3D monolithique (CoolCube™). Cette étape du flot de conception est indispensable pour l’évolution et la maturité des Design Kits du LETI. Notre approche n’est pas suffisamment aboutie et nécessite un approfondissement. Plusieurs sujets sont encore à explorer/approfondir/étudier pour rendre ce module "state-of-the-art" (validation, simulation, etc.). Le candidat travaillera en forte interaction avec les différents laboratoires filières des départements composants silicium et optique ainsi que le département en charge de la conception microélectronique où plusieurs doctorants pourraient alimenter les travaux. Plusieurs technologies du LETI tels que la photonique et les mémoires poussent fortement pour intégrer ce module dans leur flot de conception. En outre, il serait très innovant d’étudier une solution de PEX incrémental avec notre partenaire EDA (Mentor Graphics) dans le cas de conception hétérogène (base CMOS + Addon LETI, Photonic, MEMS, etc.). Ce point est actuellement un verrou car aucun outil sur le marché ne propose cette approche.