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Intégration 3D de chiplets

​Optimiser performances, puissance, surface, coût et impact environnemental par l’intégration 3D hétérogène
Publié le 28 avril 2026

Credits : S.BARBIER-CEA

​​Intégration 3D de chiplets​​

Optimiser performances, puissance, surface, coût et impact environnemental par l’intégration 3D hétérogène


Le CEA-Leti possède une boîte à outils complète pour l’intégration 3D des chiplets hétérogènes :

  • Interconnections plaque à plaque ou puce à plaque avec des plots de cuivre ou collage hybride avec un pas très fin et un alignement de précision ;
  • Interconnections verticales par vias traversant (TSV) sur différents substrats (silicium, verre, organique) avec des diamètres réduits et une densité élevée ;
  • Interposeurs passifs et actifs, y compris photoniques, pour des communications optiques entre chiplets ;
  • Technologie de reconstruction des substrats autour des puces individuelles, le FOWLP permet des systèmes multipuces et l'intégration de systèmes haute performance à moindre coût et avec un encombrement réduit.

Applications
Les technologies d’intégration 3D du CEA-Leti répondent aux défis de demain dans de nombreux secteurs parmi lesquels le calcul haute performance (HPC), le co-package optique, l'intégration RF, l'ordinateur quantique, l'alimentation électrique, mais aussi les imageurs et les écrans.

Pour le calcul haute performance et l’intelligence artificielle, par exemple, chaque chiplet peut être optimisé selon sa fonction (calcul, accélérateur, mémoire, sérialisateur/désérialisateur, etc.).
Il est également possible de multiplier le nombre de chiplets dédiés au calcul ou à la mémoire et d’intégrer des chiplets spécifiques (communication RF, microcontrôleurs, gestion de la puissance, capteurs, imageurs, etc.).

Ce projet a été financé par l'Union européenne et la Chips JU (projets Prevail et Fames), avec le soutien de l'État (France 2030, à travers notamment l'IRT Nanoelec, l'IPCEI ME et le projet NextGen).




Avantages​
​L’intégration 3D de technologies hétérogènes offre une souplesse inédite. Chaque chiplet peut être optimisé dans un noeud technologique adapté à sa fonction et aux exigences du cas d’usage visé afin d’obtenir le meilleur compromis entre p​​erformances, puissance, surfac​​​e, coût et impactenvironnemental. Des substrats (de tailles et de matériaux hétérogènes) issus de fonderies différentes peuvent être assemblés avec des pitchs d'interconnection agressifs, en utilisant les procédés standards de la microélectronique.

Le CEA-Leti propose une technique avancée de collage hybride, avec des pas d'interconnexion agressifs, déclinée en différentes variantes : assemblage de plaque à plaque et de puce à plaque, y compris la capacité à traiter des éléments de circuit certifiés Know-Good-Dies (KGD) afin de répondre aux exigences de test de l'industrie, et utilisant différents matériaux permettant une intégration hétérogène (le cuivre, largement utilisé, mais aussi le titane, le GaN, l'InP, le Nb, les substrats en verre, le recuit à basse température, etc.).​


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Credits : M.ALSUKOUR-CEA
Travailler avec le CEA-Leti
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Le CEA-Leti dispose d’un savoir-faire unique dans la conception et l’architecture des puces 3D les plus avancées. Son approche de co-optimisation ​conceptiontechnologie et système-technologie (DTCO/STCO) passe par la mise en oeuvre de modèles holistiques afin d’accélérer le développement des puces 3D complexes en mesurant l’impact positifs de différentes configurations sur l’architecture globale. Grâce aux équipements pré-industriels de ses salles blanches, le CEA-Leti peut accompagner fonderies, fabless et fabricants de produits finis jusqu’au prototypage d’une intégration spécifique et son transfert industriel.​


Publications scientifiques

  • ​Thonnat, Y., et al. (2026). A 3.19pJ/bit Electro-Optical Router with 18ns Setup Frame-Level Routing and 1-6 Wavelength Flexible Link Capacity for Photonic Interposers. ISSCC.

  • Najem, M., et al. (2026). Die-To-Wafer Hybrid Bonding Technology Down to 1 μm Pitch for Multi-Die Stacking Integration. ECTC.


Chiffres clés

Pas d’interconnexion :​

  • Collage hybride plaque à plaque : pas minimum = 400 nm
  • Collage hybride puce à plaque : pas minimum = 1 μm
  • Plots en cuivre : pas minimum = 10 μm​

Interconnexions TSV :​

  • 100 000 vias traversants /mm² au niveau des briques logiques : 3-10 μm, Ø <2 μm
  • 1 000 vias traversants /mm² entre les coeurs et les puces : 20-100 μm, Ø 2-15 μm 
  • TSV last basse densité (V/mm² : low I/O) : 100-500 μm, Ø 40-100 μm

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